DDR信號質量專家測試，信號完整性測試，時序測試

為了幫助我們認識，不同的功能引腳有不同的要求，DDR3物理引腳可劃分為4類：地址總線、數據總線、控制線、電源與參考電壓。

1）DQ[13:0] 數據總線：

2）DQS，DQS＃ 數據選通：
用于數據同步，讀時是輸出,邊緣與讀出的數據對齊。寫時是輸入,中心與寫數據對齊。

3）TDQS,TDQS# 數據選通：
功能與DQS相同，只是當兩種不同的DIMM混合應用在同一個系統時，DQS的負載就會不同，這樣會造成信號完整性問題，TDQS就是為了解決這個問題的。當TDQS使能時,DM禁止,TDQS和TDDS提供終端電阻。注意：TDQS與DM共用一個物理引腳。

4）DM 數據屏蔽：
DM是寫數據的輸入屏蔽信號,在寫期間,當伴隨輸入數據的DM信號被采樣為高時,輸入數據被屏蔽。然DM僅作為輸入腳,DM負載被設計成與DQ和DQS腳負載相匹配。DM的參考值是 VREFCA引腳。注意: DQS與DM共用一個物理引腳，DM可選作為TDQS。

1）A[14:0] 地址總線:
為地址輸入，為 ACTIVATE命令提供行地址,為READ/WRTE命令提供列地址和自動預充電位(A10),以便從某個Bank的內存陣列里選出一個位置。LOAD MODE命令期間,地址輸入提供一個操作碼。地址輸入的參考值是 VREFCA引腳。
A12/BC#: 在模式寄存器(MR)使能時,A12在READ和 WRITE命令期間被采樣,以決定burst chop(on-the-fly)是否會被執行(HIGH=BL8執行 burst chop),或者LoW-BC4不執行 burst chop。

2）BA[2:0] bank選通線： 確定要操作的Bank，參考值是ⅤREFCA引腳。

1）CKE 時鐘使能引腳(輸入)：
CKE為高電平時，啟動內部時鐘信號、設備輸入緩沖以及輸出驅動單元。CKE低電平時則關閉上述單元。當CKE為低電平時，可使設備進入PRECHARGE POWER DOWN、SELF-REFRESH以及ACTIVE POWER DOWN模式。CKE與SELF REFRESH退出命令是同步的。在上電以及初始化序列過程中，VREFCA與VREF將變得穩定，并且在后續所有的操作過程中都要保持穩定，包括SELF REFRESH過程中。CKE必須在讀寫操作中保持穩定的高電平。在POWER DOWN過程中，除CK_t，CK_c，ODT以及CKE以外的所有輸入緩沖都是關閉的。在SELF REFRESH過程中，除CKE以外的所有輸入緩沖都是關閉的。在正時鐘上升邊沿采樣。

2）CK. CK# 差分時鐘信號(輸入)：
差分時上鐘輸入,所有控制和地址輸入信號在CK上升沿和CK#的下降沿交叉處被采樣,輸出數據選通(DQs,DQS#)參考與CK和CK#的交叉點。

3）CS# 片選信號：
使能(低)和禁止(高）命令譯碼,當CS#為低時DDR芯片使能、CS#的參考值是 VREFCA引腳。

4） RAS＃,CAS＃,WE#：這3個信號,連同CS#,定義一個命令,其參考值是ⅤREFCA。

6）RESET# 復位信號: 低位有效,參考值是VSS,復位的斷言是異步的

7）ODT 片上終端使能：
ODT使能(高)和禁止(低)片內終端電阻，在常操作使能時,ODT僅對下面的引腳有效:DQ[7：0]、DQS、DQS#和DM。如果通過LOADMODE命令禁止,ODT輸入被忽略。ODT的參考值是VREFCA引腳。

8）ZQ#： 輸出驅動校準的外部參考，這個引腳應該連接240歐姆電阻到VSSQ。