隨著近十年以來智能手機(jī)、智能電視、AI技術(shù)的風(fēng)起云涌，人們對(duì)容量更高、速度更快、能耗更低、物理尺寸更小的嵌入式和計(jì)算機(jī)存儲(chǔ)器的需求不斷提高，DDR SDRAM也不斷地響應(yīng)市場(chǎng)的需要和技術(shù)的升級(jí)推陳出新。
1、DDR標(biāo)準(zhǔn)制定者：JEDEC協(xié)會(huì)所有的DDR標(biāo)準(zhǔn)、LPDDR標(biāo)準(zhǔn)、GDDR標(biāo)準(zhǔn)，及內(nèi)存模組標(biāo)準(zhǔn)均是由JEDEC下屬的 JC-42 Solid State Memories工作組所開發(fā)。
JEDEC，全稱為“Joint Electron Device Engineering Council”，固態(tài)技術(shù)協(xié)會(huì)，為一個(gè)全球性的組織。
DDR技術(shù)的發(fā)展：從DDR1到DDR5的演變：電壓更低，速率翻倍，容量翻倍2、DDR接口的基本原理? 內(nèi)核的頻率：100MHz~266MHz，從SDR時(shí)代到DDR，再到ZUI新的DDR5；? 數(shù)據(jù)速率的提升是通過I/O接口的架構(gòu)設(shè)計(jì)實(shí)現(xiàn)的，主要有三個(gè)技術(shù)：1) 雙邊沿傳輸數(shù)據(jù)：這是DDR名稱的來源；2) 預(yù)取技術(shù)(Prefetch): 2bit for DDR, 4bit for DDR2, 8bit for DDR3, 8bit for DDR4, 16bit for DDR5…本質(zhì)上是一個(gè)串并轉(zhuǎn)換技術(shù)；3) SSTL/POD Signaling: 克服在高速傳輸時(shí)的信號(hào)完整性的問題。
芯片內(nèi)部的一般架構(gòu)：保證數(shù)據(jù)能夠高速從芯片引腳輸出在上述這樣一種芯片架構(gòu)中，為了ZUI大程度的降低DRAM芯片的成本，ZUI節(jié)省成本的方法為：? 對(duì)于讀操作，DQS與DQ為邊沿對(duì)齊；? 對(duì)于寫操作，DQS與DQ為中心對(duì)齊。
3、DDR接口信號(hào)分類引腳框圖4、信號(hào)分類及其拓?fù)溥B接方式不同類的信號(hào)，它的拓?fù)溥B接方式不一樣。
5、DDR接口舉例說明：DDR3 DIMM Layout6、DDR接口舉例說明：DDR3 DIMM Layout? 內(nèi)存控制器芯片與DRAM顆粒芯片在同一塊PCB上；? 內(nèi)存通道的總線寬度根據(jù)所選擇的內(nèi)存控制器芯片的不同而不同；? CPU Core并不是直接和內(nèi)存發(fā)生作用，而是通過緩存來和內(nèi)存發(fā)生作用；? Cache Line的大小為64 Byte；也就是說緩存與內(nèi)存相互作用的ZUI小單位為64 Byte。
7、DDR測(cè)試解決方案? 計(jì)算機(jī)系統(tǒng)采用標(biāo)準(zhǔn)化的DIMM，可以使用多種探測(cè)解決方案進(jìn)行探測(cè)。
? 嵌入式設(shè)計(jì)中的通常直接把DRAM芯片焊接在PCB上，而所有的DDR3顆粒均采用BGA封裝。
JEDEC的規(guī)格定義的測(cè)試點(diǎn)為BGA的焊球處。
? 在PCB layout時(shí)，就通過過孔在背面預(yù)留有測(cè)試點(diǎn)，這樣可以直接點(diǎn)測(cè)完全信號(hào)的探測(cè)；也就是DfT（Design for Test）。
? 當(dāng)使用直接探測(cè)時(shí)，可以得到很好的信號(hào)保真度。
? 但對(duì)于PCB正反面都貼有DRAM顆粒，這種方法無能為力。
DDR測(cè)試方案一：直接探測(cè)DDR3 DIMM + TDP7700 Probe TipsDDR測(cè)試方案二：BGA Interposer8、突發(fā)識(shí)別的方法? 在分析時(shí)，需要自動(dòng)將讀突發(fā)和寫突發(fā)分離開來獨(dú)自進(jìn)行分析? 對(duì)于讀寫分離，有若干種方法：1) DQ/DQS phase alignment：基于讀操作和寫操作的DQ/DQS相位對(duì)齊關(guān)系的不同，讀操作為邊沿對(duì)齊，寫操作為中心對(duì)齊。
這種ZUI常用。
2) Visual Trigger：可視觸發(fā)，用戶自定義可視觸發(fā)條件，靈活度非常高；3)CS, Latency + DQ/DQS phase alignment：當(dāng)有多個(gè)rank時(shí)，需要通過CS信號(hào)來區(qū)分是哪一個(gè)rank進(jìn)行讀寫；4) Logic State + Burst Latency：通過解析命令信號(hào)群組（RAS#-CAS#-WE#）來確定讀操作和寫操作。
DDR測(cè)試需要提供的資料：DDR測(cè)試不僅需要準(zhǔn)備測(cè)試樣品，還需要提供產(chǎn)品的線路圖及l(fā)ayout。
啟威測(cè)實(shí)驗(yàn)室提供DDR2/3/4/5信號(hào)完整性測(cè)試及一致性驗(yàn)證，更多關(guān)于DDR測(cè)試解決方案，請(qǐng)聯(lián)系啟威測(cè)實(shí)驗(yàn)室。
